케이던스, 머신러닝 기반 신제품 Cerebrus 출시
Cadence RTL-to-signoff 단계까지 생산성 최대 10배, PPA 20% 향상
2021-08-02 온라인기사  /  윤범진 기자 bjyun@autoelectronics.co.kr

반도체설계자동화 (EDA) 툴 업체인 케이던스(Cadence Design Systems Inc.)는 디지털 칩 설계의 자동화와 효율적인 칩 설계 목표 달성을 위해 머신러닝 기반의 신제품 Cerebrus(Cadence® Cerebrus™ Intelligent Chip Explorer)를 출시했다고 2일 밝혔다.

케이던스에 따르면, Cerebrus(세레브루스)와 케이던스 시스템 반도체 사인오프(Cadence RTL-to-signoff) 플로의 조합은 칩 설계자, CAD 및 IP 개발자들이 기존에 엔지니어가 수작업으로 하던 방식에 비해 생산성을 최대 10배 향상시키고 전력과 PPA(Power Performance Area)를 최대 20%까지 개선할 수 있다. 

Cerebrus는 광범위한 케이던스 디지털 풀 플로인 Genus™ 합성 솔루션, Innovus™ Auto Place & Route 구현 시스템, Tempus™ 타이밍 사인오프 솔루션, Joules™ RTL 파워 솔루션, Voltus™ IC 파워 무결성 솔루션 및 Pegasus™ 피지컬 검증 사인오프 솔루션 등과 함께 동작한다.

Cerebrus가 디지털 제품 포트폴리오에 추가되면서, 케이던스는 RTL 합성부터 구현 및 사인오프(signoff)까지 발전된 머신러닝 모델 및 디지털 풀 플로를 제공하게 됐다. 클라우드 지원이 가능한 Cerebrus는 확장성이 뛰어난 컴퓨트 리소스를 활용해 하이퍼스케일 컴퓨팅, 5G 통신, 자동차 및 모바일 등 다양한 시장의 설계 요구를 충족한다. 



Cerebrus가 제공하는 혜택 
  1. 강화된 머신러닝: 엔지니어가 탐색하지 않을 것 같은 플로 솔루션을 신속하게 찾아내 PPA와 생산성을 향상시킨다.
  2. 머신러닝 모델 재사용: 설계 학습 내용을 미래 설계에 자동으로 적용해 더 나은 결과 도출에 필요한 반복 작업 시간을 단축시킨다. 
  3. 생산성 향상: 엔지니어 한 명이 동시에 여러 설계 블록을 대상으로 전체 RTL-to-GDS 플로 작업을 자동으로 최적화 및 병렬 작업 수행으로 설계 팀 전체의 생산성을 향상시킨다.
  4. 대규모 분산 컴퓨팅: 온프레미스(On-premises) 또는 클라우드 기반의 확장 가능한 설계 탐색 방식으로 플로 최적화 속도를 개선시킨다. 
  5. 사용하기 쉬운 인터페이스: 강력한 사용자 인터페이스를 통해 양방향 결과 분석 및 설계 작업 실행 관리가 가능해져 설계 지표에 대한 중요한 인사이트를 확보한다. [AEM]


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